本帖最后由 電氣學渣 于 2017-2-16 20:14 編輯

cRIO采集的模擬量，然后通過FIFO進行傳遞。在FPGA Target創建DAQ_FPGA.vi,使用FIFO保存采集的模擬量（圖2）。運行文件，可以看到數據被采集（只觀察了一路信號），程序可以運行(圖3）。然后在終端創建DAQ_RT.vi打開FPGA VI引用（圖4），但在終端創建的DAQ_RT.vi中調用FPGA失敗，但程序沒有報錯（圖5）。因為之前在FPGA沒有使用FIFO的情況下，可以被終端的程序成功調用，所以覺得是使用FIFO的方法不對，可能是哪里配置的問題，望大神解惑。

電氣學渣 發表于 2017-2-17 14:45
因為接觸labview不久，所以問題描述可能不準確。大家有什么看不明白的就直接說吧

此問答貼被選為2月17日的每日一答貼，活動詳情見：https://bbs.elecfans.com/jishu_1111064_1_1.html??希望大家可以踴躍幫助壇友解決問題，謝謝。

ElecFans處女座 發表于 2017-2-17 10:28
此問答貼被選為2月17日的每日一答貼，活動詳情見：https://bbs.elecfans.com/jishu_1111064_1_1.html??希望大家可以踴躍幫助壇友解決問題，謝謝。

因為接觸labview不久，所以問題描述可能不準確。大家有什么看不明白的就直接說吧

在程序結尾增加一個關閉FPGA函數，在FIFO讀取的元素數量上設置為非零后解決了問題，大家可以參考一下。

電氣學渣 發表于 2017-2-18 09:47
在程序結尾增加一個關閉FPGA函數，在FIFO讀取的元素數量上設置為非零后解決了問題，大家可以參考一下。

電氣學渣 發表于 2017-2-18 09:47
在程序結尾增加一個關閉FPGA函數，在FIFO讀取的元素數量上設置為非零后解決了問題，大家可以參考一下。

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