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<p>在半導體集成電路中，如射頻器件中，常常要用到電感，將電感和其它半導體器件一起集成在同一塊半導體襯底中。現有技術中，電感一般是形成于半導體襯底如硅襯底上且和半導體襯底之間相隔有一層絕緣介質層。當電感接通電流時會產生磁場，電感的磁場會垂直穿過半導體襯底，并在半導體襯底特別是半導體襯底表面上形成與上層電感的金屬電流方向相反的渦流。渦流電流不僅會帶來渦流損耗，渦流還會產生一感應磁場，其方向與螺旋電感產生磁場的方向相反，這會降低電感的感值，降低電感的品質因素。</p>
<p>故需要采用辦法來阻斷上述渦流，現有技術中一般是通過對半導體襯底的結構進行改進來實現渦流的阻擋，如圖1所示，是現有第一種電感的結構示意圖；現有第一種電感的電感線圈4形成于P型半導體襯底1如P型硅襯底的上方，在半導體襯底1和所述電感線圈4之間隔離有氧化層3，半導體襯底1中形成有深溝槽2，在深溝槽2中填充用氧化層。現有第一種電感采用深溝槽的襯底結構阻斷渦流的效果顯著，但是工藝成本相對較高。</p>
<p>如圖2所示，是現有第二種電感的結構示意圖；現有第二種電感的電感線圈13形成于P型半導體襯底（PSUB）11如P型硅襯底的上方。在半導體襯底11中形成有N阱（NWELL）12，利用N阱12來阻斷襯底渦流。但是現有第二種電感的缺點是，因為N阱12的濃度比P型半導體襯底11高很多，在P型半導體襯底11上形成的N阱12與電感線圈13之間會形成額外的寄生電容，使得電感線圈13與P型半導體襯底11的寄生電容增大，這樣一定程度上抵消了部分提高的品質因素，還會降低諧振頻率。上述寄生電容，可以參考圖6所示，襯底網絡等效電路在圖6中用虛線框標出，襯底網絡等效電路中包括了半導體襯底的寄生電容Csi1、Csi2、Csi3和寄生電感Rsi1、Rsi2、Rsi3，半導體襯底和電感線圈之間的寄生電容Cox1、Cox2、Cox3。</p>
<p>本發明公開了一種電感，包括電感線圈和襯底結構。襯底結構包括：P型半導體襯底、N型外延層和多個條形結構的采用光刻和離子注入工藝形成的P型摻雜區。P型摻雜區的深度大于等于N型外延層的厚度。P型摻雜區將N型外延層分隔成多個N型摻雜區，并形成N型摻雜區和P型摻雜區交替排列的結構。交替排列的N型摻雜區和P型摻雜區能夠在襯底中形成耗盡區，使襯底呈高阻狀態，從而能阻斷襯底渦流；耗盡區還會減少襯底的寄生電容，能夠提高器件的品質因素。本發明并不需要深溝槽隔離工藝，工藝成本低。</p>
<p>本發明所要解決的技術問題是提供一種電感，能夠阻斷襯底渦流，提高器件的品質因素，且不會增加成本。</p>
<p>為解決上述技術問題，本發明提供的電感包括電感線圈和襯底結構，所述電感線圈位于所述襯底結構上方，且所述電感線圈和所述襯底結構相隔離有一層絕緣介質層，所述襯底結構包括：一P型半導體襯底。[0008]一形成于所述半導體襯底上的N型外延層。</p>
<p>多個條形結構的P型摻雜區，各所述P型摻雜區都為由光刻工藝定義的離子注入區，各所述P型摻雜區穿過所述N型外延層并和所述半導體襯底相接觸，各所述P型摻雜區的深度大于等于所述N型外延層的厚度；各所述P型摻雜區將所述N型外延層分隔成多個N型摻雜區，并形成所述N型摻雜區和所述P型摻雜區交替排列的結構，各所述P型摻雜區和其鄰近的所述N型摻雜區組成PN結，交替排列的所述N型摻雜區和所述P型摻雜區位于所述電感線圈的正下方并用于減少渦流。</p>
<p>進一步的改進為，交替排列的所述N型摻雜區和所述P型摻雜區的區域面積大于等于所述電感線圈的面積。</p>
<p>進一步的改進為，所述電感線圈為單端電感、差分電感、疊層電感或變壓器。[0012]進一步的改進為，在垂直于所述半導體襯底的俯視面上，各所述P型摻雜區的條形結構平行排列；或者，各所述P型摻雜區的排列結構由多個平行排列分結構組成，各所述平行排列分結構中的各所述P型摻雜區的條形結構平行排列，各相鄰的所述平行排列分結構之間的各所述P型摻雜區的條形結構垂直。</p>
<p>進一步的改進為，在所述半導體襯底上形成有用于將所述P型摻雜區引出并使所述P型摻雜區接地的第一引出結構，所述第一引出結構和所述半導體襯底相接觸并通過所述半導體襯底和所述P型摻雜區相接觸；所述第一引出結構在俯視面上呈一個由一條以上的線段圍成的一環狀結構，所述第一引出結構環繞的區域大于所述電感線圈所覆蓋的區域，所述第一引出結構的環狀結構的各條線段的相鄰的端頭之間保持有一定間隔使所述第一引出結構的環狀結構不為閉環。</p>
<p>進一步的改進為，所述第一引出結構的環狀結構的形狀為圓形、或多邊形。</p>
<p>進一步的改進為，在所述N型外延層上形成有用于將所述N型外延層引出并使所述N型外延層接正電位的第二引出結構，所述第二引出結構和所述N型外延層相接觸；所述第二引出結構在俯視面上呈一個由一條以上的線段圍成的一環狀結構，所述第二引出結構環繞的區域大于所述電感線圈所覆蓋的區域，所述第二引出結構的環狀結構的各條線段的相鄰的端頭之間保持有一定間隔使所述第二引出結構的環狀結構不為閉環。</p>
<p>進一步的改進為，所述第二引出結構的環狀結構的形狀為圓形、或多邊形。<img alt="電感線圈和襯底結構1.jpg" width="591" height="315" src="/d/file/news/2014-01-29/aaa2f696847d2a8fb59103caef6a5172.jpg" /></p>
<p>進一步的改進為，在各所述P型摻雜區和其鄰近的所述N型摻雜區組成的PN結反偏時，各所述P型摻雜區和各所述N型摻雜區會形成耗盡區，各所述P型摻雜區的寬度和各所述N型摻雜區的寬度要求設置為在保證各所述PN結反偏時各所述P型摻雜區和各所述N型摻雜區不完全耗盡的條件下，使各所述P型摻雜區和各所述N型摻雜區形成的耗盡區越大越好。</p>
<p><img alt="電感線圈和襯底結構2.jpg" width="432" height="351" src="/d/file/news/2014-01-29/95a0cc17e9831f4792ccf06e91d8781f.jpg" /></p>
<p>本發明通過在襯底上形成交替排列的N型摻雜區和P型摻雜區，能夠在襯底中形成耗盡區，耗盡區只有空間電荷而沒有載流子，故耗盡區會呈現高阻狀態，從而能阻斷襯底渦流；耗盡區的形成還會減少襯底的寄生電容，從而能夠提高器件的品質因素。本發明還能夠將交替排列的N型摻雜區和P型摻雜區進行反向偏置，能使襯底中形成耗盡區最大化，能夠加強阻斷襯底渦流和提高器件的品質因素的效果。</p>
<p><img alt="電感線圈和襯底結構3.jpg" width="575" height="286" src="/d/file/news/2014-01-29/2e1495b79c49a5b55e0ba148b4184b4e.jpg" /></p>